台湾专利TW201320609A 用於控制數位式鎖相迴路中之溫度及電源供應電壓漂移的裝置、系統及方法

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专利摘要:
此處描述用於控制數位式鎖相迴路(DPLL)中之溫度漂移及/或電壓供應漂移的裝置、系統及方法。該裝置係包含一DPLL包括一數位濾波器來產生用以控制該DPLL的一數位式控制振盪器(DCO)之一輸出信號頻率的一細代碼；一邏輯單元來監視該細代碼及基於該細代碼而產生一補償信號；及一電壓調整單元來基於該補償信號而更新供給該DCO之一電源供應位準，其中該更新電源供應位準使得該數位濾波器產生該細代碼，通過各個溫度該細代碼係接近該細代碼全範圍的中央，及其中該數位濾波器產生該細代碼，通過電源供應漂移該細代碼係接近該全範圍的中央。
公开号:TW201320609A
申请号:TW101130981
申请日:2012-08-27
公开日:2013-05-16
发明作者:Martin Vandepas
申请人:Intel Corp；
IPC主号:H03L7-00

专利说明:
用於控制數位式鎖相迴路中之溫度及電源供應電壓漂移的裝置、系統及方法發明領域
本發明之實施例大致上係有關於數位式鎖相迴路(DPLL)領域。更明確言之，本發明之實施例係有關於用於控制一DPLL中之溫度漂移及電源供應電壓漂移的裝置、系統及方法。發明背景
典型數位式鎖相迴路(DPLL)之組成包含一相位檢測器來檢測參考信號及回授信號之相位，一數位式控制振盪器(DCO)來產生一輸出時鐘信號，一數位式迴路濾波器(DLF)來產生細及/或粗控制代碼而控制來自DCO的輸出時鐘信號之頻率，及一除法器來分割來自DCO的輸出時鐘信號而產生該回授信號。於DPLL之正常操作期間，該數位濾波器產生針對該DCO之一粗控制代碼且凍結該粗控制代碼。然後，該數位濾波器調整該細控制代碼來徐緩地改變該DCO之頻率直至藉該DPLL達成相位鎖定。「改變得自該DCO之輸出信號頻率」與「改變該DCO之頻率」等詞係互換使用。
隨著包含該DPLL之一處理器的溫度改變，控制得自該DPLL之該DCO之輸出信號頻率之一細控制代碼也改變。此種因溫度改變/漂移所致之細控制代碼改變可能要求該DPLL設計成具有更寬廣的細控制代碼範圍來補償溫度變化、電源供應漂移、該DPLL裝置的老化、及其它形式的製程變異。若沒有更寬廣的細控制代碼範圍，則當試圖鎖定該DPLL及試圖補償前述變化時，細控制代碼可能超出範圍。未經鎖定的DPLL表示該處理器可能不具有鎖相時鐘信號，故該處理器可能無法妥善操作。
但設計一DCO來針對更寬廣的細控制代碼範圍操作，來補償前述變化，結果導致更大尺寸的DCO，結果造成該DCO更高的功耗，更大的矽面積，及更高的量化雜訊。此外，用以產生更寬廣的細代碼設定值範圍的邏輯單元要求更多邏輯來產生用於該細控制代碼的更多位元。圖式簡單說明
由後文詳細說明部分及由本發明之各個實施例之附圖將更為瞭解本發明之實施例，但不應解譯為限制本發明於特定實施例，反而只為了說明及瞭解目的。
圖1為依據本發明之一個實施例，數位式鎖相迴路(DPLL)其係可操作來具有一細控制代碼接近該細控制代碼之範圍的中央。
圖2A-C為耦接至該DPLL之該電壓調整單元之各個實施例，其係調整供給該數位式控制振盪器(DCO)的該調節供應而使得該細控制代碼接近該細控制代碼之範圍的中央。
圖3為依據本發明之一個實施例，該DPLL之一DCO其係可操作來產生具有經調整的電源供應位準之一輸出頻率。
圖4為依據本發明之一個實施例，該DPLL之一數位濾波器其係可操作來產生一細控制代碼接近該細控制代碼之範圍的中央。
圖5為依據本發明之一個實施例用以更新具有溫度漂移之該DCO的一電源供應位準之方法流程圖。
圖6A為依據本發明之一個實施例用以產生一校正代碼來更新該DCO的電源供應位準之方法流程圖。
圖6B為依據本發明之另一個實施例用以產生一校正代碼來更新該DCO的電源供應位準之方法流程圖。
圖7為依據本發明之一個實施例一種包含該DPLL之系統層面圖，該DPLL係可操作來具有一細控制代碼接近該細控制代碼之範圍的中央。發明概要
本發明之實施例係有關於一種用於控制數位式鎖相迴路(DPLL)中之溫度漂移及電源供應電壓漂移的裝置、系統及方法。
於一個實施例中，該裝置係包含一DPLL包括一數位濾波器來產生用以控制該DPLL的一數位式控制振盪器(DCO)之一輸出信號頻率的一細代碼，該DCO係被供應一電源供應位準；一邏輯單元來監視該細代碼及基於該細代碼而產生一補償信號；及一電壓調整單元來基於該補償信號而更新供給該電源供應位準。
於一個實施例中，該系統係包含一顯示器；及耦接至該顯示器之一處理器，該處理器係包含：一DPLL包括一數位濾波器來產生用以控制該DPLL的一DCO之一輸出信號頻率的一細代碼，該DCO係被供應一電源供應位準；一邏輯單元來監視該細代碼及基於該細代碼而產生一補償信號；及一電壓調整單元來基於該補償信號而更新供給該電源供應位準。
於一個實施例中，該方法係包含產生用以控制該DPLL的一DCO之一輸出信號頻率的一細代碼，該DCO係被供應一電源供應位準；監視該細代碼；基於該被監視的細代碼來產生一補償信號；及基於該補償信號來更新該電源供應位準。較佳實施例之詳細說明
本發明之實施例係有關於一種用於控制數位式鎖相迴路(DPLL)中之溫度漂移及電源供應電壓漂移的裝置、系統及方法。於一個實施例中，當包含該DPLL的處理器之溫度漂移時，對該數位式控制振盪器(DCO)之調節供應係經調整，同時藉由維持該細控制代碼接近該細控制代碼範圍的中央，而確保產生該DCL的目標頻率。於一個實施例中，只有該DCO之調節供應係經調整，而該DPLL的其它組件係藉與該DCO之已調整調節供應不同的另一個調節供應操作。
「接近」或「實質上接近」等詞用於此處係指在距該細控制代碼範圍的中央10-20%以內，或距該細控制代碼範圍的中央0-2位元代碼。
校正溫度漂移及電源供應電壓漂移的技術效果許可一數位濾波器及該DCO具有更簡單的設計，原因在於藉由維持該細控制代碼接近該細控制代碼範圍的中央，而縮小該細控制代碼範圍。藉由縮小該細控制代碼範圍，DCO具有較少的負載電容器，亦即更少的切換電容，轉換成更低的功耗及矽面積。此外，藉縮小該細控制代碼範圍，數位濾波器具有更少個邏輯單元(包括加法器)來產生針對該DCO之一細控制代碼，亦即更低的電力消耗及矽面積。
於後文說明中，討論許多細節以供更徹底地解釋本發明之實施例。但熟諳技藝人士顯然易知可無此等特定細節而實施本發明之實施例。於其它情況下，眾所周知的結構及裝置係以方塊圖形式而非以細節顯示，以免遮掩本發明之實施例。
注意於實施例的相對應圖式中，信號係以線路表示。有些線路可能較粗，來指示更多組成的信號路徑，及/或在一或多端具有箭頭來指示主要資訊流向。此等指示並非意圖為限制性。反而，線路係連結一或多個具體實施例用來輔助更容易瞭解電路或邏輯單元。由設計需要或偏好所指示的任何代表信號實際上可包含一或多個信號，該等信號可於任一方向行進，且可以任何適當型別的信號方案體現。
於後文詳細說明部分及申請專利範圍中，可使用「耦合」一詞及其衍生詞。「耦合」一詞於此處係指兩個或更多個元件彼此直接接觸(物理、電氣、磁學、光學等)。「耦合」一詞於此處也可指兩個或更多個元件彼此並非直接接觸，但仍然彼此協作或彼此互動。
如此處使用，除非另行載明否則使用序數形容詞「第一」、「第二」、及「第三」等來描述一共通物件僅係指示相似物件的不同案例，而非意圖暗示如此描述的物件就時間上、空間上、排序上或以任何其它方式須在一給定的順序。
圖1為依據本發明之一個實施例，高階方塊圖100包含一DPLL 101，其係可操作而具有一細控制代碼設定接近該細控制代碼範圍的中央。於一個實施例中，DPLL 101包含一相位檢測器104，其係可操作而比較該參考時鐘(clk)信號與一回授時鐘信號之相位，及產生一輸出107指示該參考時鐘信號與該回授時鐘信號之一相位差。於一個實施例中，相位檢測器104是個砰砰(bang-bang)相位檢測器，具有單一位元輸出107，指示該回授時鐘信號的相位係在該參考信號產生器的相位之前或之後。於一個實施例中，相位檢測器104輸出一匯流排107，具有位元指示該回授時鐘信號的相位係在該參考信號產生器的相位之前或之後多少量。
於一個實施例中，相位檢測器104的輸出107係輸入至一數位濾波器105，其係可操作來產生一細控制代碼109及一粗控制代碼，於該處該細控制代碼109及粗控制代碼調整耦接至該數位濾波器105的一DCO 106之頻率。於一個實施例中，該數位濾波器105係藉一合成工具產生，該合成工具係將該數位濾波器之一暫存器轉移語言(RTL)描述合成入硬體。
於一個實施例中，細控制代碼109為10位元代碼。於一個實施例中，粗控制代碼為7位元代碼。於其它實施例中，可運用細及粗控制代碼的其它尺寸，具有足夠範圍來針對各個頻率範圍鎖定該DPLL及跨越製程電壓及溫度(PVT)角隅。於一個實施例中，數位濾波器105產生一粗控制代碼，該粗控制代碼係儘可能地相對應於該目標頻率。然後，數位濾波器105凍結該粗控制代碼且開始調整細控制代碼109而達成一相位鎖定。
於一個實施例中，粗控制代碼選擇在DCO 106中的一反相器鏈，亦即延遲元件來並列地加至該DCO 106的一既有的環形振盪器(包含延遲元件)，而使得該既有的環形振盪器減慢，亦即減慢輸出DCO時鐘信號(DCO Clk)的頻率。於一個實施例中，粗控制代碼的各個最低有效位元(LSB)對該DCO時鐘信號造成一頻率階大小變化達20 MHz。於一個實施例中，細控制代碼109選擇在DCO 106的延遲元件上的一或多個電容負載，於該處該一或多個電容負載改變該DCO 106的環形振盪器之輸出操作頻率達小量，例如細控制代碼109的每個LSB為1 MHz。
於一個實施例中，DCO 106係在一專用調節電源供應108(VccDCO)上操作。於一個實施例中，當電源供應108的位準從其標稱位準(例如1.2 V)減低時，該DCO 106的環形振盪器之操作頻率減低，因而減慢該DCO時鐘信號的頻率。針對一給定細/粗控制代碼的DCO時鐘信號之輸出頻率係取決於該調節電源供應108的電壓位準。
此處討論之本發明之實施例也係針對下述製程技術操作，具有反溫度係數(RTC)，當電晶體被加熱時係被加速度(而非傳統的減慢)。如背景章節陳述，當包括DPLL的該處理器之溫度改變時，數位濾波器105改變細控制代碼109，因而維持DPLL鎖定。於溫度繼續改變之情況下(例如溫度從80℃升高至100℃)，細控制代碼109可能超出該範圍之外，造成DPLL喪失鎖定。
於一個實施例中，一邏輯單元102係加至DPLL 101，該邏輯單元監視該細控制代碼109的平均值且產生一校正代碼110，該校正代碼110表示該細控制代碼109距該細控制代碼範圍的中央距離多遠。於一個實施例中，該邏輯單元102為可結合入數位濾波器105內部的一數位濾波器。
於一個實施例中，校正代碼110係由下列假代碼產生。於一個實施例中，邏輯單元102係藉合成一RTL產生，該RTL係相對應於：For every Reference Clock assertion,accumfnerr+=fncode-fixedValue If(|accumfnerr|>threshold)then{correctionWord+=sign(accumfnerr)；accumfnnerr=0；}於該處「fixedValue」乃係屬該細控制代碼範圍的中央的一位元值(例如針對10位元細代碼10’b0111111111)，「fncode」為目前細控制代碼109，臨界值為一值/偏移值表示許可該細控制代碼109移離該細控制代碼範圍的中央(fixedValue)多遠，sign(accumfnerr)乃輸出該變數accumfnerr的正號或負號之一函式，accumfnerr為該平均/累進細控制代碼誤差，correctionWord乃得自邏輯單元102的輸出校正代碼110，其係輸入該電壓調整單元103。前述假代碼係參考圖6A以進一步細節討論。
於一個實施例中，邏輯單元102包含：決定平均細代碼設定值與該細代碼設定值之一範圍的中央間之差的邏輯；比較與一預定臨界值之差的邏輯；及回應於該比較，遞增或遞減該溫度補償信號(或簡稱補償信號)之位元的邏輯。
回頭參考圖1，於一個實施例中，校正代碼110係輸入一電壓調整單元103，於該處校正代碼110調整電源供應108，來使得細控制代碼109維持接近該細控制代碼範圍的中央。因DCO 106係屬DPLL 101迴路的一部分，故數位濾波器105產生一細控制代碼109來確保DCO 106的輸出頻率維持恆定。於一個實施例中，電壓調整單元103隨著校正代碼110的數值而線性地縮放該參考電壓108。於一個實施例中，電壓調整單元103包含一電壓調節器，其追蹤該調節供應且改變該DCO時鐘信號的頻率。於一個實施例中，DPLL 101藉調整細控制代碼109返回接近該細控制代碼範圍的中央而維持DCO時鐘信號的目標頻率及相位鎖定。
於一個實施例中，DCO 106具有高VccDCO增益(K_VCC)，因此該調節供應的小量改變可校正溫度漂移。於此一實施例中，電壓調整單元103產生一近平坦傾斜的經調整電源供應位準108來造成DCO時鐘信號的頻率的徐緩變化。於一個實施例中，比較DPLL 101的帶寬，邏輯單元/濾波器102具有極低帶寬，原因在於溫度漂移通常係出現在極長的時間標度(例如數秒鐘或數分鐘)。邏輯單元/濾波器102帶寬與DPLL 101帶寬間的此種帶寬分隔防止與DPLL迴路產生任何不良互動(例如迴路不穩)。於一個實施例中，電壓調整單元103具有產生高解析度電壓參考修整的裝置(例如50毫伏特/150微秒)。
雖然此處實施例述及用在微處理器的DPLL 100，但須瞭解DPLL 100可用在微處理器以外的系統，例如，小區式電話無線電的射頻(RF)電路或用作為孤立時鐘產生器晶片等。
圖2A-C為耦接至DPLL 101的電壓調整單元103之多個實施例200、210、及220，其係使得該細控制代碼設定值接近該細控制代碼範圍的中央。
圖2A之實施例200為一電壓調整單元103，其包含一電壓調節器201來依據校正代碼110而調節未經調節的供應。於一個實施例中，電壓調整單元103也包含一低通濾波器202，來過濾在調節供應位準中的任何尖銳變化，使得該輸出VccDCO供給DCO 106的VccDCO位準導入些微變化。
圖2B之實施例210為一電壓調整單元103，其包含一可調式參考電壓產生器211，其係從未經調節的供應而產生參考電壓。於一個實施例中，該參考電壓產生器211包含一帶隙電壓產生器。為了不遮掩本發明之實施例，將不描述該帶隙電壓產生器的細節及修整/調整該帶隙電壓產生器之輸出之方法的細節，原因在於該等細節已眾所周知。於一個實施例中，校正代碼110調整該帶隙電壓產生器的電壓位準及/或電流位準，來造成從該可調式參考電壓產生器211輸出的參考電壓位準的變化。
於一個實施例中，參考電壓產生器211包含電阻器除法器網絡。由於係乃眾所周知，故為了不遮掩本發明之實施例，並未顯示電阻器除法器網絡之細節。於一個實施例中，校正代碼110形成一多工器選擇信號來選自該等電阻器除法器分接頭中之任一者，於該處各個分接頭表示得自該電阻器除法器之一不同電壓位準。於其它實施例中，可使用有能力依據該校正代碼110而改變該參考位準的其它形式之參考產生器。
於一個實施例中，電壓調整單元103進一步包含一電壓調節器212來調節由該可調式參考電壓產生器211所產生的參考電壓而產生VccDCO電源供應。
圖2C為電壓調整單元103的另一個實施例220，該電壓調整單元103係類似圖2B之實施例，但一低通濾波器222係設在一參考電壓產生器221與一電壓調節器223間。於一個實施例中，低通濾波器222過濾得自參考電壓產生器221的該參考電壓中的任何尖銳變化，使得參考電壓產生器221具有穩定供應來調節而產生該輸出VccDCO電源供應。於一個實施例中，來自該電壓調節器的輸出改變達50毫伏特/150微秒。
圖3為依據本發明之一個實施例，該DPLL 101的DCO 300/106之電路位準圖，其係可操作來產生具有經調整的電源供應位準的一輸出頻率。於一個實施例中，環形振盪器301包含組配於一回授迴路302的奇數或偶數延遲元件(顯示為反相器)。於一個實施例中，環形振盪器301以電壓調整單元103供給的VccDCO電源供應操作。額外反相器鏈(延遲元件)係藉粗控制代碼位元Cr[1]至Cr[n]致能或去能，於該處「n」為大於1之整數。於圖3之實施例中，除非DPLL係被關閉，否則Cr[0]經常性維持環形振盪器301為作用態。於一個實施例中，額外反相器鏈(延遲元件)當被致能時，增添額外驅動強度至環形振盪器301的延遲元件，使得環形振盪器301加速度，因而產生更高頻率的DCO時鐘信號。
於一個實施例中，細控制代碼109(Fr[0]-Fr[n](於該處「n」為大於1之整數))增加額外電容(例如303)至環形振盪器301的延遲元件之輸出。於一個實施例中，電容器303包含二極體連結的電晶體耦接由該細控制代碼位元所致能或去能的另一個電晶體。此處的實施例結果導致更少個電容器303，原因在於當VccDCO位準係藉電壓調整單元103調整時，藉由維持該細控制代碼接近該範圍的中央，該細控制代碼範圍係縮小。電容器303數目減少的技術效應為DCO 106的功耗減低及矽面積減少。
圖4為依據本發明之一個實施例，DPLL 101之數位濾波器105其係可操作來產生一細控制代碼設定值接近該細控制代碼範圍的中央。於一個實施例中，於DPLL 101之初始，逐次近似頻率獲取機器401調整粗代碼直至DCO 106達到期望頻率為止。於此一實施例中，然後，機器401產生一信號404來利用一閂鎖402而凍結該粗代碼的輸出。圖4的粗代碼係顯示為7位元代碼。於其它實施例中，更少或更多個代碼位元可用於該粗代碼。
於一個實施例中，回應於凍結該粗代碼，DPLL 101的相位獲取起始，信號404使得多工器403切換且允許細代碼之控制。圖4之細代碼係顯示為10位元代碼。於其它實施例中，更少或更多個代碼位元可用於該細代碼。本發明之實施例使得該細代碼維持接近其範圍的中央，故可減少細代碼之位元數目，如此減少數位濾波器400/105之邏輯大小及其相對應功耗。
於一個實施例中，數位濾波器400/105施用純量Kp 410、Ki 413、Kpi 411、及Kii 412、及加法器406、408、409、415、及累加器414及416來處理得自相位檢測器104的相位誤差信號。然後已處理的信號輸入多工器403，然後當信號404使得多工器403切換時，輸出至DCO 106作為細代碼。於一個實施例中，純量Kp 410、Ki 413、Kpi 411、及Kii 412之係數控制穩定性、帶寬、及抖動間不同的折衷。於一個實施例中，加法器415之輸出為平均細代碼之內部表示型態，且係由邏輯102用來產生校正代碼110。於一個實施例中，限幅器405係導入來防止細代碼溢位。於一個實施例中，邏輯區塊405、411、412、409及414可被去除以減少功耗。
圖5-6為依據各個實施例之方法流程圖，係藉調整供給DCO的電源供應位準而於溫度漂移期間使得該細控制代碼維持接近該中央。雖然流程圖中之方塊係以特定順序顯示，但可修正動作順序。如此，該等具體實施例可以不同順序執行，及有些動作/方塊可並列執行。此外，針對控制DPLL 101的溫度漂移及電源供應電壓漂移，於各個實施例中可刪除一或多個動作/方塊。
圖5為依據本發明之一個實施例，隨溫度漂移用以更新DCO 106之電源供應位準的方法流程圖500。該方法流程圖係參考圖1-4之實施例作說明。
於方塊501，數位濾波器105產生一細控制代碼109用以控制DCO 106的輸出頻率。於方塊502，邏輯單元102監視該細控制代碼109來決定該平均細控制代碼係距離該細控制代碼範圍的中央多遠。於方塊503，邏輯單元102基於所監視的細控制代碼109而產生一校正代碼110(又稱溫度補償信號或補償信號)。於方塊504，電壓調整單元103基於校正代碼110而更新/調整供給DCO 106的電源供應位準(VccDCO)。DPLL 101之迴路確保當VccDCO位準調整時，藉維持該細控制代碼109接近該細控制代碼範圍的中央而產生DCO 106的目標頻率。
圖6A為依據本發明之一個實施例，產生校正代碼110用以更新DCO 106的電源供應位準108之方法流程圖。流程圖600係相對應於如上參考圖1討論之邏輯單元102的RTL描述。
於方塊601，邏輯單元102儲存累進誤差(accumfnerr)之一初值於暫存器606。於一個實施例中，accumfnerr之初值為零。於方塊602，一固定值從該目前細控制代碼109中扣除來產生一第一值。如前文討論，該固定值為該細控制代碼範圍的中央。於一個實施例中，每個參考時鐘信號執行方塊602(例如於該參考信號產生器的每個上升緣)。於方塊603，第一值係加至得自暫存器606的累進誤差(accumfnerr)來產生一新累進誤差而儲存在暫存器606。於一個實施例中，每個參考時鐘信號執行方塊603(例如於該參考信號產生器的每個上升緣)。
於方塊604，在該新累進誤差與一臨界值間作比較。若該新累進誤差值係交叉該臨界值，則於方塊605，校正代碼110係經更新亦即遞增1。若該新累進誤差值係交叉該負臨界值，則於方塊605，校正代碼110減少(遞減)達1。於一個實施例中，當該校正代碼110係經更新時，於暫存器606的資料係復置為零。於一個實施例中，該臨界值為10000。於其它實施例中，可使用臨界值之其它值。
圖6B為依據本發明之另一個實施例，產生校正代碼621用以更新DCO 106的電源供應位準108之方法流程圖620。於方塊621，邏輯單元102決定一平均細控制代碼與該細控制代碼範圍的中央間之差。於方塊622，邏輯單元102比較與一預定臨界值間之差。於一個實施例中，當該平均細控制代碼範圍為-511至+511時，該預定臨界值為±400。於此一實施例中，若平均係超過該範圍(-511至+511)，則校正代碼110係遞增或遞減。於其它實施例中，取決於平均細控制代碼範圍，可使用其它預定臨界值。於方塊623，回應於該比較，藉遞增或遞減校正代碼110，邏輯單元102產生校正代碼110(其初始為零或預定值)。於一個實施例中，該預定臨界值為一可規劃臨界值。於一個實施例中，該臨界值可利用熔絲、金屬選項、從暫存器選擇新(預規劃的或可規劃的)值來加以程式規劃。
圖7為依據本發明之一個實施例，一種包含該DPLL架構100的系統層面圖，其係可操作來具有一細控制代碼接近該細控制代碼範圍的中央。圖7也包括機器可讀取儲存媒體來執行電腦可讀取指令而執行各個實施例之方法。實施例之元件也提供作為機器可讀取媒體來儲存電腦可讀取指令(例如體現圖5、6A-B之流程圖)。該機器可讀取媒體包括但非限於快閃記憶體、光碟、硬碟機、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡、或適用以儲存電子式或電腦可讀取指令的其它型別的機器可讀取媒體。舉例言之，本發明之實施例可下載為電腦程式(例如BIOS)，其透過資料鏈路(例如數據機或網路連結)可藉由資料信號而從遠端電腦(例如伺服器)轉移至一請求電腦(例如用戶端)。
於一個實施例中，系統1300包括但非限於桌上型電腦、膝上型電腦、小筆電、平板電腦、筆記型電腦、個人數位助理器(PDA)、伺服器、工作站、小區式電話、行動運算裝置、智慧型電話、網際網路設施或任何其它型別的運算裝置。於另一個實施例中，系統1300體現此處揭示之方法且可為單晶片系統(SOC)系統。
於一個實施例中，處理器1310具有一或多個處理核心1312及1312N，於該處1312N表示在處理器1310內部第N個處理器核心，於該處N為正整數。於一個實施例中，系統1300包括多個處理器含括處理器1310及1305，處理器1305係具有與處理器1310相似的或相同的邏輯。於一個實施例中，系統1300包括多個處理器含括處理器1310及1305，處理器1305係具有與處理器1310完全獨立無關的邏輯。於此一實施例中，多封包系統1300為異質多封包系統，原因在於處理器1305與1310具有不同的邏輯單元。於一個實施例中，處理核心1312包括但非限於預提取邏輯來提取指令，解碼邏輯來解碼指令，執行邏輯來執行指令等。於一個實施例中，處理器1310具有快取記憶體1316來快取系統1300的指令及/或資料。於本發明之另一個實施例中，快取記憶體1316包括層級1、層級2及層級3快取記憶體，或在處理器1310中任何其它組態的快取記憶體。
於一個實施例中，處理器1310包括一記憶體控制器中樞器(MCH)1314，其係可操作來發揮功能致能該處理器1310存取且與一記憶體1330通訊，該記憶體1330係包括一依電性記憶體1332及/或一非依電性記憶體1334。於一個實施例中，該記憶體控制器中樞器(MCH)1314係設置於處理器1310外部作為一獨立積體電路。
於一個實施例中，處理器1310係包含圖1之改良DPLL架構100。
於一個實施例中，處理器1310也係耦接至一無線天線1378來與組配來發射及/或接收無線信號的任何裝置通訊。於一個實施例中，無線天線介面1378係依據但非限於IEEE 802.11標準及其相關家族、家用插頭AV(HPAV)、超寬帶(UWB)、藍牙、WiMAX、或任何形式的無線通訊協定操作。
於一個實施例中，該依電性記憶體1332包括但非限於同步動態隨機存取記憶體(SDRAM)、動態隨機存取記憶體(DRAM)、RAMBUS動態隨機存取記憶體(RDRAM)、及/或任何其它型別的隨機存取記憶體裝置。該非依電性記憶體1334包括但非限於快閃記憶體(例如NAND、NOR)、相變記憶體(PCM)、唯讀記憶體(ROM)、可電氣抹除可規劃唯讀記憶體(EEPROM)、或任何其它型別的非依電性記憶體。
記憶體1330儲存欲藉處理器1310執行的資訊及指令。於一個實施例中，當處理器1310正在執行指令時，記憶體1330也可儲存暫時變因或其它中間資訊。於一個實施例中，晶片組1320透過點對點(PtP或P-P)介面1317及1322連結處理器1310。於一個實施例中，晶片組1320致能處理器1310連結至系統1300中的其它模組。於本發明之一個實施例中，介面1317及1322係依據PtP通訊協定，諸如英特爾(INTEL)快速路徑互連體(QPI)等操作。
於一個實施例中，晶片組1320係可操作來與處理器1310、1305、顯示裝置1340、及其它裝置1372、1376、1374、1360、1362、1364、1366、1377等通訊。於一個實施例中，晶片組1320也係耦接至無線天線1378來與組配來發射及/或接收無線信號的任何裝置通訊。
於一個實施例中，晶片組1320係透過一介面1326而連結至一顯示裝置1340。於一個實施例中，顯示裝置1340包括但非限於液晶顯示器(LCD)、電漿、陰極射線管(CRT)顯示器、或任何其它型別的視覺顯示裝置。於一個實施例中，顯示裝置1340為互動式觸控面板顯示器。於本發明之一個實施例中，處理器1310與晶片組1320合併成為單一SOC。此外，晶片組1320連結至一或多個匯流排1350及1355，其互連各個模組1374、1360、1362、1364、及1366。於一個實施例中，若匯流排速度或通訊協定間有不匹配，則匯流排1350及1355可透過匯流排橋接器1372互連。於一個實施例中，晶片組1320透過介面1324、智慧型電視1376、消費性電子產器1377等而耦接但非限制非依電性記憶體1360、大容量儲存裝置1362、鍵盤/滑鼠1364、及網路介面1366。
於一個實施例中，大容量儲存裝置1362包括但非限於固態碟機、硬碟機、通用串列匯流排快閃記憶體驅動器、或任何其它型別的電腦資料儲存媒體。於一個實施例中，網路介面1366係藉任何型別的眾所周知網路介面標準體現，包括但非限於乙太網路介面、通用串列匯流排(USB)介面、周邊組件互連體(PCI)快速介面、無線介面、及/或任何其它適當型別的介面。於一個實施例中，無線介面係依據但非限於IEEE 802.11標準及其相關家族、家用插頭AV(HPAV)、超寬帶(UWB)、藍牙、WiMAX、或任何形式的無線通訊協定操作。
雖然圖7所顯示之模組係闡釋為在系統1300內部分開的區塊，但藉若干此等區塊執行的功能可整合入單一半導體電路內部，或可使用二或多個分開積體電路體現。舉例言之，雖然快取記憶體1316係闡釋為處理器1310內部之一分開區塊，但快取記憶體1316可個別整合入處理核心處理核心1312內。於一個實施例中，系統1300可於本發明之一個實施例中包括多於一個處理器/處理核心。
於說明書中述及「一實施例」、「一個實施例」、「某個實施例」、或「其它實施例」表示連結該等實施例所述的特定特徵、結構、或特性係含括於至少若干實施例，但非必然為全部實施例。「一實施例」、「一個實施例」、或「若干實施例」之各次出現並非必然全部皆係指相同實施例。若說明書陳述一組件、特徵、結構、或特性「可」、「可能」、或「能」含括，則該組件、特徵、結構、或特性並不要求被含括。若說明書或申請專利範圍述及「一」或「一個」元件，則並不表示該等元件中之只有一者。若說明書或申請專利範圍述及「一額外」元件，則並不排除該額外元件中之多於一者。
雖然已經結合特定實施例描述本發明，但此等實施例的許多替代、修改、及變化將為熟諳技藝人士鑑於前文描述所顯然自明。
舉例言之，由邏輯單元102所體現的演算法可監視該數位濾波器400/105之該加法器415(圖4)的輸出。該加法器415的輸出係為該平均細控制代碼的內部表示型態。於一個實施例中，該加法器415的輸出表示該細控制代碼於細控制代碼範圍的平均位置。於一個實施例中，該加法器415的輸出之一正值指示細控制代碼109係在該細控制代碼範圍的上半部。於一個實施例中，一負值指示細控制代碼109係在該細控制代碼範圍的下半部。於一個實施例中，若該加法器415的輸出係針對多於N個連續參考時鐘週期為正，則校正代碼110(又稱溫度補償信號或稱補償信號)遞增1。於一個實施例中，N=100。於一個實施例中，若該加法器415的輸出係針對多於N個連續參考時鐘週期為負，則校正代碼110係遞減1。
於一個實施例中，校正代碼110(又稱溫度補償信號或簡稱補償信號)係由邏輯102產生，其產生方式係藉比較細控制代碼設定值109與臨界值(例如100000)來產生一比較信號，其然後經濾波來產生校正代碼110。
本發明之實施例意圖涵蓋落入於隨附之申請專利範圍的廣義範圍之全部此等替代、修改、及變化。
100‧‧‧高階方塊圖
101‧‧‧數位式鎖相迴路(DPLL)
102、600‧‧‧邏輯單元
103‧‧‧電壓調整單元
104‧‧‧相位檢測器(PD)
105、400‧‧‧數位濾波器
106、300‧‧‧數位式控制振盪器(DCO)
107‧‧‧輸出、除法器
108‧‧‧電源供應(VccDCO)
109‧‧‧細控制碼
110‧‧‧校正代碼
200、210、220‧‧‧實施例
201、212、223‧‧‧電壓調節器
202、222‧‧‧低通濾波器
211‧‧‧可調式參考電壓產生器
221‧‧‧參考電壓產生器
301‧‧‧環形振盪器
302‧‧‧回授迴路
303‧‧‧電容器
401‧‧‧機器
402‧‧‧閂鎖
403‧‧‧多工器
404‧‧‧信號
405‧‧‧限幅器
406、408、409、415‧‧‧加法器
410‧‧‧Kp
411‧‧‧Kpi
412‧‧‧Kii
413‧‧‧Ki
414、416‧‧‧累加器
500、600、620‧‧‧方法流程圖
501-504、601-605、621-623‧‧‧方塊
606‧‧‧暫存器
1300‧‧‧系統、多封包系統
1305、1310‧‧‧處理器
1312-1312N‧‧‧處理核心1-N
1314‧‧‧記憶體控制器中樞器(MCH)
1316‧‧‧快取記憶體
1317、1322‧‧‧點對點介面(PtP、P-P)
1320‧‧‧晶片組
1324、1326‧‧‧介面
1330‧‧‧記憶體
1332‧‧‧依電性記憶體
1334、1360‧‧‧非依電性記憶體
1340‧‧‧顯示裝置
1350、1355‧‧‧匯流排
1362‧‧‧大容量儲存裝置
1364‧‧‧鍵盤/滑鼠
1366‧‧‧網路介面
1372‧‧‧匯流排橋接器
1374‧‧‧I/O裝置
1376‧‧‧智慧型電視
1377‧‧‧消費性電子裝置
1378‧‧‧無線天線介面
圖1為依據本發明之一個實施例，數位式鎖相迴路(DPLL)其係可操作來具有一細控制代碼接近該細控制代碼之範圍的中央。
圖2A-C為耦接至該DPLL之該電壓調整單元之各個實施例，其調整供給該數位式控制振盪器(DCO)的該調節供應而使得該細控制代碼接近該細控制代碼之範圍的中央。
圖3為依據本發明之一個實施例，該DPLL之一DCO其係可操作來產生具有經調整的電源供應位準之一輸出頻率。
圖4為依據本發明之一個實施例，該DPLL之一數位濾波器其係可操作來產生一細控制代碼接近該細控制代碼之範圍的中央。
圖5為依據本發明之一個實施例用以更新具有溫度漂移之該DCO的一電源供應位準之方法流程圖。
圖6A為依據本發明之一個實施例用以產生一校正代碼來更新該DCO的電源供應位準之方法流程圖。
圖6B為依據本發明之另一個實施例用以產生一校正代碼來更新該DCO的電源供應位準之方法流程圖。
圖7為依據本發明之一個實施例一種包含該DPLL之系統層面圖，該DPLL係可操作來具有一細控制代碼接近該細控制代碼之範圍的中央。
100‧‧‧高階方塊圖
101‧‧‧數位式鎖相迴路(DPLL)
102‧‧‧邏輯單元/濾波器
103‧‧‧電壓調整單元
104‧‧‧相位檢測器
105‧‧‧數位濾波器
106‧‧‧數位式控制振盪器(DCO)
107‧‧‧除法器、輸出
108‧‧‧經調整且經更新的電源供應(VccDCO)
109‧‧‧細控制碼
110‧‧‧校正代碼

权利要求:
Claims (28)
[1] 一種裝置，其係包含：包括一數位濾波器之一數位式鎖相迴路(DPLL)，來產生用於控制該DPLL之一數位式控制振盪器(DCO)之一輸出信號之一頻率的一細代碼，該DCO係被供給一電源供應位準；一邏輯單元，來監視該細代碼及基於該細代碼而產生一補償信號；及一電壓調整單元，來基於該補償信號而更新該電源供應位準。
[2] 如申請專利範圍第1項之裝置，其中該補償信號為一溫度補償信號，及其中該更新的電源供應位準使得該數位濾波器產生該細代碼橫過各個溫度係接近該細代碼之一全範圍的中央。
[3] 如申請專利範圍第1項之裝置，其中該電壓調整單元係包含：一可調式參考電壓產生器來依據該補償信號而產生一參考電壓；及一電壓調節器來產生針對該DCO的該更新電源供應位準，該更新電源供應位準係基於該參考電壓。
[4] 如申請專利範圍第3項之裝置，其中該可調式參考電壓產生器係包含一帶隙參考產生器。
[5] 如申請專利範圍第3項之裝置，其中該可調式參考電壓產生器係包含一電阻器除法器網絡。
[6] 如申請專利範圍第3項之裝置，其係進一步包含：耦接至該可調式參考電壓產生器及該電壓調整單元之一低通濾波器(LPF)，該LPF係濾波該參考電壓。
[7] 如申請專利範圍第1項之裝置，其中該邏輯單元係包含：一暫存器來儲存一累進誤差；一減法單元來從該細代碼之一目前代碼值扣除一固定值，該減法單元係產生一第一值；一第一加法器來將該第一值加至得自該暫存器的該累進誤差，及儲存該輸出於該暫存器作為一新累進誤差；一比較器來比較該新累進誤差與一臨界值；及一第二加法器來回應於該比較器之輸出而遞增該補償信號之位元。
[8] 如申請專利範圍第7項之裝置，其中該固定值表示該細代碼之一範圍的中央。
[9] 如申請專利範圍第7項之裝置，其中該臨界值係為可程式規劃。
[10] 如申請專利範圍第1項之裝置，其中該邏輯單元係包含：一比較器來比較該細代碼與一臨界值，該比較器係輸出一比較信號；及耦接至該比較器之一濾波器來濾波該比較信號及產生該補償信號。
[11] 如申請專利範圍第1項之裝置，其中該邏輯單元係為該DPLL的該數位濾波器之一部分。
[12] 如申請專利範圍第1項之裝置，其中該邏輯單元係包含：用於決定一平均細代碼與該細代碼之一範圍的中央間之一差的邏輯；用於比較該差與一預定臨界值的邏輯；及回應於該比較，用於遞增或遞減該補償信號之位元的邏輯。
[13] 一種方法，其係包含：產生用於控制一數位式鎖相迴路(DPLL)之一數位式控制振盪器(DCO)之一輸出信號之一頻率的一細代碼，該DCO係被供給一電源供應位準；監視該細代碼；基於該被監視的細代碼來產生一補償信號；及基於該補償信號來更新該電源供應位準。
[14] 如申請專利範圍第13項之方法，其中該補償信號為一溫度補償信號，及其中更新該電源供應位準使得該細代碼橫過各個溫度係接近該細代碼之一全範圍的中央。
[15] 如申請專利範圍第13項之方法，其中產生該補償信號係包含：於一暫存器內儲存一累進誤差；從該細代碼之一目前代碼值扣除一預定值來產生一第一值；將該第一值加至得自該暫存器的該累進誤差；儲存該輸出於該暫存器作為一新累進誤差；比較該新累進誤差與一臨界值；及回應於該比較而遞增或遞減該補償信號之位元。
[16] 如申請專利範圍第15項之方法，其中該預定值係表示該細代碼之一範圍的中央。
[17] 如申請專利範圍第13項之方法，其中產生該補償信號係包含：比較該細代碼與一臨界值來輸出一比較信號；及濾波該比較信號來產生該補償信號。
[18] 如申請專利範圍第13項之方法，其中基於該補償信號來更新該電源供應位準係包含：依據該補償信號而產生一參考電壓，其中該更新電源供應位準係基於該參考電壓。
[19] 如申請專利範圍第13項之方法，其中更新該電源供應位準係包含依據該補償信號而調整一帶隙參考產生器之一輸出電壓位準。
[20] 如申請專利範圍第13項之方法，其中更新該電源供應位準係包含依據該補償信號而從一電阻器除法器網絡中選擇電壓節點。
[21] 如申請專利範圍第13項之方法，其中產生該補償信號係包含：決定一平均細代碼與該細代碼之一範圍的中央間之一差；比較該差與一預定臨界值；及回應於該比較，遞增或遞減該補償信號之位元。
[22] 一種系統，其係包含：一顯示器；及耦接至該顯示器之一處理器，該處理器係包含：包括一數位濾波器之一數位式鎖相迴路(DPLL)，來產生用於控制該DPLL之一數位式控制振盪器(DCO)之一輸出信號之一頻率，該DCO係被供給一電源供應位準；一邏輯單元，來監視該細代碼及基於該細代碼而產生一補償信號；及一電壓調整單元，來基於該補償信號而更新該電源供應位準。
[23] 如申請專利範圍第22項之系統，其中該顯示器為一觸控板。
[24] 如申請專利範圍第22項之系統，其中該更新的電源供應位準係使得該數位濾波器輸出該細代碼橫過各個溫度係接近該細代碼之一全範圍的中央。
[25] 如申請專利範圍第22項之系統，其中該電壓調整單元係包含：一可調式參考電壓產生器來依據該補償信號而產生一參考電壓；及一電壓調節器來產生針對該DCO的更新電源供應位準，該更新電源供應位準係基於該參考電壓。
[26] 如申請專利範圍第22項之系統，其中該邏輯單元係包含：一暫存器來儲存一累進誤差；一減法單元來從該細代碼之一目前代碼值扣除一固定值，該減法單元係產生一第一值；一第一加法器來將該第一值加至得自該暫存器的該累進誤差，及儲存該輸出於該暫存器作為一新累進誤差；一比較器來比較該新累進誤差與一臨界值；及一第二加法器來回應於該比較器之輸出而遞增該補償信號之位元。
[27] 如申請專利範圍第22項之系統，其中該邏輯單元係包含：一比較器來比較該細代碼與一臨界值，該比較器係輸出一比較信號；及耦接至該比較器之一濾波器來濾波該比較信號及產生該補償信號。
[28] 如申請專利範圍第22項之系統，其中該邏輯單元係包含：用於決定一平均細代碼與該細代碼之一範圍的中央間之一差的邏輯；用於比較該差與一預定臨界值的邏輯；及回應於該比較，用於遞增或遞減該補償信號之位元的邏輯。

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法律状态:

优先权:

申请号 | 申请日 | 专利标题

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